项目开发用可编程芯片。
21世纪，人类将全面进入信息社会，将不断对微电子信息技术和微电子VLSI基础技术提出更高的发展要求。微电子技术在21世纪仍将是最重要和最具活力的高技术领域之一。集成电路(IC)技术在微电子领域发挥着重要作用。随着集成电路技术的发展，电子设计自动化EDA逐渐成为一种重要的设计方法，广泛应用于模拟和数字电路系统等诸多领域。
VHDL是一种广泛使用的设计输入硬件语言，可用于数字电路和系统的描述、仿真和自动设计。CPLD/FPGA(复杂可编程逻辑器件/现场可编程门阵列)对于数字系统的设计是灵活的，它还有字符串！并行工作模式，高集成度！高速！高可靠性等明显特点，CPLD/FPGA时钟延迟可达纳秒量级，结合其并行工作模式，广泛应用于超高速领域和实时测控。
本设计的目的是利用可编程逻辑器件设计一种专用的A/D转换器控制器，代替普通的微控制器进行数据采集。摘要:介绍了A/D的数据采样控制。该设计需要一片CPLD/FPGA、ADC和LED显示器组成数据采集系统，利用CPLD/FPGA实现数据采集中相关数据的A/D转换、数据运算和显示控制。该课题除了学习相应的硬件知识外，还需要学习如何使用VHDL语言设计可编程逻辑器件。
未来的EDA技术将向广度和深度发展。
(1)从广度上来说，EDA技术会越来越普及。过去由于价格高，对硬件环境要求高，其运行环境是工作站和UNIX操作系统。近年来，EDA软件平台发展迅速，这些PC平台上的EDA软件拥有一整套逻辑设计、仿真和综合工具。随着PC性能的提升，PC平台上的软件功能会更加完善。
(2)从深度上讲，EDA技术发展的下一步是ESDA(电子系统设计自动化)和CE(并行工程并行设计项目)。目前各种EDA工具，如系统仿真、PCB布线、逻辑综合、DSP设计工具都是相互独立的。随着技术的发展，所有的系统工具都需要在一个统一的数据库和管理框架下工作，因此ESDA和并行工程的概念被提出。
第二章EDA技术的发展和应用。
2.1电子设计自动化(EDA)发展概述
2.1.1什么是电子设计自动化(EDA)？
在电子设计技术领域，可编程逻辑器件(如PLD、GAL)的应用已经得到了很好的普及。这些器件为数字系统的设计带来了极大的灵活性。由于这种装置可以通过软件编程重构其硬件结构和工作模式，所以硬件设计可以像软件设计一样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程乃至设计理念。
电子设计自动化(EDA)是一种实现电子系统或电子产品自动设计的技术。它与电子技术和微电子技术的发展密切相关，吸收了计算机科学领域的大部分最新研究成果，从90年代初的CAD(计算机辅助设计)、CAM(计算机辅助制造)、CAT(计算机辅助测试)、CAE(计算机辅助工程)等概念发展而来。EDA技术是以计算机为工具，在EDA软件平台上自动完成特定目标芯片的逻辑编译、简化、分割、综合与优化、布局、仿真、适配编译、逻辑映射和程序下载。设计者的工作仅限于借助软件描述系统的硬件功能。借助EDA工具，应用相应的FPGA/CPLD器件，可以得到最终的设计结果。虽然目标系统是硬件，但是整个设计和修改过程就像完成软件设计一样方便高效。当然这里所谓的EDA主要是指数字系统的自动设计，因为这个领域的软硬件技术都比较成熟，应用的普及性也比较大。而模拟电子系统的EDA正在走向实用，其最初的EDA工具并不一定需要硬件描述语言。此外，从应用的广度和深度来看，基于EDA的数字系统设计技术由于电子信息领域的全面数字化，具有更大的应用市场和更迫切的需求。
2.1.2 EDA的发展历史
EDA技术的发展始于20世纪70年代，经历了三个阶段。电子电路的CAD(计算机辅助设计)是EDA发展的初级阶段，是高级EDA系统的重要组成部分。它利用计算机的图形编辑、分析和存储能力，帮助工程师设计电子系统的电路图、印刷电路板和集成电路板。利用二维图形编辑分析，主要可以解决电子电路设计后期的大量重复性工作，可以减少设计人员繁琐的重复性工作，但自动化程度低，整个设计过程需要人工干预。这类专用软件多基于微机，易学易用，中小型电子系统设计可靠有效。目前，许多这样的专用软件仍广泛应用于工程设计中。80年代初，EDA技术开始分析技术设计过程，推出以仿真(逻辑仿真、时序分析和故障仿真)和自动布局布线为核心的EDA产品。在这个阶段，EDA将三维图形技术、窗口技术、计算机操作系统、网络数据交换、数据库和过程管理等一系列计算机学科的最新成果引入到电子设计中，形成了CAE——计算机辅助工程。所谓EDA技术的中级阶段。其主要特点是具有自动布局和电路的计算机模拟、分析和验证功能。它的作用不仅仅是辅助设计，还可以代替人进行某种思考。基于原理图的EDA系统CAE直观易懂，但难以满足复杂电子设计的要求，不适合设计优化。
因此，基于自动合成器和硬件描述语言，在90年代出现了ESDA(Electronic System Design Automation)，即EDA阶段，也就是现在常说的EDA。以往电子系统中电子产品的传统设计方法是采用自下而上的程序，设计人员先将系统结构分块，直接设计电路级。这种设计方式使得设计人员无法预测下一阶段的问题，而每一阶段是否存在问题往往是在整个系统调试的时候才确定的。也很难通过局部电路的调整使整个系统达到既定的功能和指标，无法保证设计的成功。在EDA技术的高级阶段，采用了一种新的设计理念:自顶向下的设计程序和并行工程设计方法。设计师的精力主要集中在对所需电子产品的准确定义上，EDA系统完成电子产品从系统级到物理级的设计。现阶段EDA技术的主要特点是支持高级语言描述系统，高级综合的理论有了很大的发展，可以进行系统级的仿真和综合。图2-1是上述三个阶段的示意图。
图2-2-1 EDA开发阶段示意图
2.1.3 EDA的应用
随着大规模集成电路技术和计算机技术的不断发展，在涉及通信、国防、航空航天、医学、工业自动化、计算机应用、仪器仪表等领域的电子系统设计中，EDA技术的含量正以惊人的速度增加；电子高科技项目的发展也依赖于EDA技术的应用。即使在普通电子产品的开发中，EDA技术也往往会使一些原有的技术瓶颈被轻易突破，从而大大缩短产品开发周期，大大提高性价比。不言而喻，EDA技术将很快成为电子设计领域中极其重要的一部分。
电子设计专家认为，单片机时代已经结束，未来将是EDA时代，很有见地。随着微电子技术的飞速进步，电子学进入了一个全新的时代。其特点是电子技术的应用以前所未有的规模和速度渗透到各行各业。各行各业对专用集成电路(ASIC)的设计需求越来越迫切。现场可编程器件的广泛应用，为各行业的电子系统设计工程师开发自己的ASIC提供了技术和物质条件。相对于单片机系统的开发，EDA技术对FPGA/CPLD的开发通常是以软件的方式进行纯硬件开发，通过这种方式可以开发专用ASIC。最终的ASIC芯片可以是FPGA/ CPLD，也可以是专制门阵列掩模芯片，FPGA/CPLD起到硬件仿真ASIC芯片的作用。
2.2基于EDA的FPGA/ CPLD开发
当今中国电子设计技术的发展，将面临一个更为重大的突破，那就是基于EDA的FPGA/CPLD(现场可编程门阵列/复杂可编程逻辑器件)的广泛应用。从某种意义上说，新的电子系统的物理机制会回归到原来的纯数字电路结构，但这是一个更高层次的循环，在更高层次上容纳了过去数字技术的优秀部分，扬弃了MCU系统，在电子设计的技术操作和系统构成上有了质的飞跃。如果说MCU在逻辑实现上是无限的，那么FPGA/CPLD不仅包含了MCU的特性，而且触及了硅片电路的物理极限，具有串并行工作模式、高速度、高可靠性、宽口径适用性等诸多特性。而且随着EDA技术的发展和FPGA/CPLD在深亚微米领域的进步，它们与MCU、MPU、DSP、A/D、D/A、RAM、ROM等独立器件之间的物理和功能界限已经越来越模糊。尤其是软/硬IP芯片(知识产权芯片；随着知识产权核心(具有注册产权的电路设计)产业的快速发展，嵌入式通用和标准FPGA器件脱颖而出，片上系统(SOC)近在咫尺。随着具有知识经济特征的IP芯片产业的兴起，FPGA/CPLD以其不可替代的地位越来越受到业内人士的关注。
2 . 2 . 1 FPGA/CPLD介绍
FPGA和CPLD都是高密度的现场可编程逻辑芯片，可以将大量的逻辑功能集成到一个单片集成电路中，其集成度现在已经发展到百万门。复杂可编程逻辑器件CPLD是由PAL(可编程阵列逻辑)或GAL(通用阵列逻辑)发展而来。它使用全局金属互连线，因此具有很大的延迟可预测性，易于控制时序逻辑。但是耗电量比较大。现场可编程门阵列(FPGA)是由可编程门阵列(MPGA)和可编程逻辑器件演化而来，结合了两者的特点，因此FPGA既具有门阵列的高逻辑密度和通用性，又具有可编程逻辑器件的用户可编程特性。FPGA通常由布线资源分隔的可编程逻辑单元(或宏单元)组成，整个芯片由阵列周围的可编程Ir0单元组成。它的内部资源是分段互连的，因此延迟是不可预测的，只能在编程后才能测量。
CPLD和FPGA之间建立内部可编程逻辑连接的编程技术有三种:基于反熔丝技术的器件只允许编程一次，编程后不能修改。其优点是集成度高，工作频率高，可靠性好，适用于电磁辐射干扰强的恶劣环境。基于EEPROM存储技术的可编程逻辑芯片可重复编程100次以上，系统断电后编程信息不会丢失。编程方式分为在编程器上编程和用下载线编程。对于用下载电缆编程的器件，只要先将器件焊接在印刷电路板上，就可以通过PC机、SUN工作站、ATE(自动测试仪)或嵌入式微处理器系统产生编程所用的标准5V、3.3V或2.5V逻辑电平信号，也称为ISP(在系统可编程)编程，其调试和维护也非常方便。基于SRAM技术的器件编程数据存储在器件的RAM区，使其具有用户设计的功能。当系统未通电时，编程数据存储在EPROM、硬盘或软盘中。当系统上电时，这些编程数据立即被写入可编程器件，从而实现板级或系统级的动态配置。
2.2.2基于EDA工具的FPGA/CPLD开发流程。
FPGA/CPLD的开发过程:在设计之初，将设计者的设计意图用文字(如VHDL、Verilog-HDL程序)或图形(原理图、状态图等)表达出来。)通过使用EDA工具的文本或图形编辑器。设计描述完成后，可以通过编译器进行调试和编译，变成特定的文本格式，为下一步的全面准备。这里，对于大多数EDA软件来说，初始设计采用哪种输入形式是可选的，或者是混合的。一般的原理图输入方式相对容易掌握，直观方便。画出的电路原理图(请注意，这个原理图和PROTEL画的原理图有本质区别)和传统的器件连接方式完全一样，很容易被接受。而且编辑器中有很多现成的单元器件可用，你也可以根据自己的需要设计组件(组件的功能可以用HDL或者原理图来表示)。当然，最通用最通用的输入法还是HDL程序的文本模式。这种方法是最常见的。如果编译后的文件是标准的VHDL文件，那么在合成之前可以对描述的内容进行模拟，这就是所谓的行为模拟。即把设计好的源程序直接送到VHDL模拟器进行仿真。因为此时的仿真只是基于VHDL的语义，与具体电路无关。在仿真中，我们可以充分发挥VHDL中适合仿真控制的语句。对于大规模电路系统的设计，这个仿真过程是非常必要的，但一般来说，这一步可以省略。
图2-2 FPGA/CPLD的开发过程
设计的第三步是综合，综合将软件设计与硬件实现联系起来，是将软件转化为硬件电路的关键步骤。合成器为某个FPGA/CPLD供应商的产品系列合成源文件，所以合成结果是硬件可实现的。综合后，HDL综合器一般可以生成EDIF、XNF或VHDL格式的网表文件，从门级描述最基本的门结构。有些EDA软件具有将网表文件绘制成不同级别的电路图的功能，供设计人员使用。综合后，生成的网表文件可用于功能仿真，从而了解设计描述与设计意图的一致性。功能仿真只对设计中描述的逻辑功能进行测试和仿真，以了解实现的功能是否满足原设计的要求，仿真过程不涉及具体器件的硬件特性，如延迟特性等。一般的设计，这个层次的模拟也可以省略。综合后，必须使用FPGA/CPLD布局/布线适配器将综合后的网表文件逻辑映射到特定的目标器件，包括底层器件配置、逻辑划分、逻辑优化、布局和布线。适配完成后，EDA软件会针对该设计产生多项结果:1适配报告:内容包括芯片中资源的分配和利用、管脚锁定、设计的布尔方程描述等。2时序模拟的网表文件；3下载文件，如JED或POF文件；4适配错误报告等。时序仿真是一种接近真实器件运行的仿真，在仿真过程中已经考虑了器件的硬件特性，因此仿真精度要高得多。时序仿真的网表文件包含更精确的延迟信息。如果上述所有过程，包括编译、综合、布线/适配和行为仿真、功能仿真和时序仿真，都没有发现任何问题，即满足原设计的要求，那么可以通过FPGA/CPLD编程器或下载线将适配器生成的配置/下载文件加载到目标芯片FPGA或CPLD中，然后进入图1-2所示的最后一步:硬件仿真或测试，以便在更真实的环境中检查设计。这里所谓的硬件仿真是针对ASIC设计的。在ASIC设计中，常用的方法是用FPGA测试系统设计的功能，通过后再以ASIC形式实现其VHDL设计；硬件测试是针对FPGA或CPLD在电路系统检测中的直接应用。
2.2.3用FPGA/CPLD开发的优缺点
我们相信基于EDA技术的FPGA/CPLD器件的开发和应用可以从根本上解决MCU遇到的问题。与MCU相比，FPGA/CPLD的优势是多方面的，也是最基本的:
1.编程模式简单而先进。FPGA/CPLD产品越来越多地采用先进的IEEE 1149.1边界扫描测试(BST)技术(由JTAG开发)和ISP(在系统配置编程)。在+5V的工作电平下，可以随时对工作系统上的FPGA/CPLD进行整体或部分编程，可以进行所谓的菊花链多芯片串行编程。对于SRAM结构的FPGA，下载编程次数几乎没有限制(如Altera公司的FLEXI 10K系列)。这种编程方法可以很容易地实现红外编程，超声波编程或无线编程，或通过电话线远程在线编程。这些功能在工业控制、智能仪器仪表、通信和军事上有特殊的用途。
2.高速。FPGA/CPLD的时钟延迟可以达到纳秒级。结合其并行工作模式，在超高速应用和实时测控方面具有非常广阔的应用前景。
3.可靠性高。在高可靠性应用领域，单片机的缺点给FPGA/CPLD的应用留下了很大的空间。FPGA/CPLD的高可靠性除了MCU复位不可靠、PC跑偏等固有缺陷外，还在于几乎可以将整个系统下载到同一个芯片中，从而大大减小体积，便于管理和屏蔽。
4.开发工具和设计语言标准化，开发周期短。因为FPGA/CPLD的集成规模非常大，集成度可以达到百万门。因此，FPGA/ CPLD的设计和开发必须使用强大的EDA工具，通过符合国际标准的硬件描述语言(如VHDL或Verilog-HDL)来设计电子系统和开发产品。由于开发工具的通用性、设计语言和设计流程的标准化，几乎与所用FPGA/ CPLD器件的硬件结构无关。
因此，各种成功设计的逻辑功能块软件具有良好的兼容性和可移植性，几乎可以在任何类型的FPGA/ CPLD中使用，也可以通过知识产权确认，注册为所谓的IP芯片，从而大大提高片上系统的产品设计效率。由于相应的EDA软件具有完善强大的功能、便捷实时的仿真模式、生动直观的开发过程，且涉及的硬件因素少，因此可以在短时间内完成非常复杂的系统设计，这是产品快速进入市场最有价值的特点。美国TI公司认为，一个ASIC的80%的功能可以用IP芯片等现成的逻辑合成。EDA专家预测，未来大规模系统的FPGA/CPLD设计只会是各种复用逻辑和IP芯片的组装，其设计周期至少也要几分钟。
5.功能强大，应用广泛。目前FPGA/ CPLD的选择范围很广，可以根据不同的应用选择不同容量的芯片。使用它们，几乎可以设计任何形式的数字电路或数字系统。随着这类器件的广泛应用和成本的大幅下降，FPGA/CPLD在系统中的直接应用率正在接近ASIC的发展。同时，FPGA/CPLD的设计方法也有其局限性。这主要体现在以下几点:
(1).一般FPGA/CPLD设计软件需要优化电路的逻辑((逻辑综合& amp；优化)，以得到易于实现的结果，因此，最终的设计与原设计在逻辑实现和时延方面存在一定的差异。因此，传统设计方法中经常使用的一些电路形式(尤其是一些异步时序电路)并不适合FPGA/CPLD设计方法。这就需要设计人员更多地了解FPGA/CPLD设计软件的特点，才能得到优化的设计。
(2) FPGA一般采用查找表(LUT)结构(Xilinx)，AND-OR结构(Altera)或复用器结构(Actel)。这些结构的优点是可编程，缺点是延时太大，造成原设计中同步信号之间的时序偏移。同时，如果电路较大，需要分割实现。由于导出的延迟时间，延迟时间和定时偏移甚至更大。时间延迟是ASIC设计中的常见问题。精确控制电路的延迟是非常困难的，尤其是在FPGA/CPLD等可编程逻辑中。
(3)FPGA/CPLD的容量和I/O数量有限。因此，一个大电路只有经过逻辑划分后才能由多个FPGA/CPLD芯片实现，划分算法的好坏直接影响设计性能。
(4)由于修改目标系统PCB的成本较高，用户一般希望在引线分布固定的前提下修改电路。但当芯片利用率提高，或者芯片上有很多I/O端子时，小的修改往往会降低芯片流通率；
(5)早期的FPGA芯片无法实现存储器、模拟电路等一些特殊电路。一些最新的FPGA产品集成了通用RAM结构。然而，这种结构要么效率低，要么不能完全满足设计者的需求。这个矛盾来自于FPGA本身的结构限制，短时间内很难解决。
6.虽然FPGA已经实现了ASIC设计的硬件仿真，但是由于FPGA的延迟特性与传统的门阵列、标准单元等ASIC形式不同，因此在将FPGA设计切换到其他ASIC设计时，仍然存在因延迟不匹配而导致设计失败的可能。为了解决这个问题，国际上出现了一种采用FPGA阵列的ASIC硬件仿真系统(如Quicktum公司的硬件仿真系统)。该专用硬件仿真系统采用软硬件结合的方法，用FPGA阵列实现ASIC的快速原型，并连接到系统上进行测试。该系统可以接受指定的测试点，并可以在FPGA阵列中直接观察(就像在软件仿真中一样)，因此仿真的精度和效率大大提高。
2.3硬件描述语言
硬件描述语言(HDL)是相对于C和Pascal等通用计算机软件语言而言的。HDL是一种用于设计硬件电子系统的计算机语言，它描述了电子系统的逻辑功能、电路结构和连接方式。设计者可以使用HDL程序来描述所需的电路系统，并指定其结构特征和电路行为。然后利用合成器和适配器将这个程序变成门级或更低级的结构化网表文件和下载文件，可以控制FPGA和CPLD的内部结构，实现相应的逻辑功能。硬件描述语言有以下优点:a .设计技术完备，方法灵活，支持广泛。b、加快硬件电路的设计周期，降低硬件电路的设计难度。c .利用早期系统模拟，可以在早期系统设计中发现并消除存在的问题。语言设计可以独立于过程技术。e .语言标准、规范，便于与* * * *共享和复用。就FPGA/CPLD的发展而言，VHDL语言是最常用、最流行的硬件描述语言之一。本次设计选择VHDL语言，下面将主要介绍VHDL语言。
2.3.1 VHDL语言介绍
VHDL是超高速集成电路硬件描述语言英文前缀的缩写，英文全称是超高速集成电路硬件描述语言。它是由美国国防部在上世纪七八十年代资助的VHSIC(超高速集成电路)项目开发的，诞生于1982。1987年底，VHDL被IEEE(电气电子工程师协会)认定为标准硬件描述语言。自从IEEE公布了VHDL的标准版本(IEEE std 1076-1987标准)以来，各个EDA公司相继推出了自己的VHDL设计环境。此后，VHDL在电子设计领域被广泛接受，并逐渐取代了最初的非标准HDL。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展了VHDL的内容，并发布了新版本的VHDL，即ANSI/IEEE std1076、1993。1996 IEEE 1076.3成为VHDL的综合标准。
VHDL主要用于描述数字系统的结构、行为、功能和接口，非常适合可编程逻辑芯片的应用设计。与其他HDL相比，VHDL具有更强的行为描述能力，这决定了它成为系统设计领域最好的硬件描述语言。强大的行为描述能力是在没有特定器件结构的情况下，从逻辑行为描述和设计大规模电子系统的重要保证。就目前流行的EDA工具和VHDL综合器来说，将基于抽象行为描述风格的VHDL程序综合成FPGA、CPLD等目标器件的具体网表文件已经不成问题。
VHDL语言在硬件设计中的作用将和C和C++在软件设计中的作用一样。在大型数字系统的设计中，它将逐渐取代逻辑状态表、逻辑电路图等低级繁琐的硬件描述方法，成为主要的硬件描述工具。它将成为所有数字系统设计领域的技术人员必须掌握的语言。VHDL与可编程逻辑器件的结合，作为一种强有力的设计方法，将为设计师的产品推向市场带来创纪录的速度。
2.3.2 VHDL语言设计步骤
使用VHDL语言进行设计可以分为以下几个步骤:
1.设计要求的定义。在设计和编写VHDL代码之前，你必须清楚地了解你的设计目的和要求。比如你想设计的功能是什么？所需信号建立时间、时钟/输出时间、最大系统工作频率、关键路径等的明确定义。会对你的设计有所帮助，然后选择合适的设计方法和相应的器件结构进行设计综合。
2.使用VHDL语言描述设计。
(1)设计方法要定。一般来说，有三种设计方法:自上而下的设计、自下而上的设计和扁平化设计。
前两种方式包括设计层次的生成，而后一种方式将所描述的电路视为单个模块电路。自顶向下的方法要求将您的设计分成不同的功能组件，每个组件都有专门定义的输入和输出，并执行特殊的逻辑功能。首先生成一个由功能元件互连而成的顶层模块，做成网表，然后设计其中的各个元件。自底向上的方法正好相反。扁平化设计是指所有的功能组件都在同一楼层、同一图纸上进行详细设计。
(2)写设计代码。编写VHDL代码与用其他计算机编程语言编写代码有很大不同。你必须清楚地认识到，你是在设计硬件，写出来的VHDL代码必须能够集成到可编程逻辑器件实现的数字逻辑中。了解EDA工具中仿真软件和综合软件的一般工作流程，有助于写出优秀的代码。
3.用VHDL模拟器模拟VHDL原代码的功能。对于大规模的设计，使用VHDL仿真软件进行仿真可以节省时间，并且可以在设计的早期发现设计中的错误，从而进行修正，从而将对设计进度的影响降到最低。因为对于大规模的设计，其综合优化和配置往往需要几个小时。在综合前模拟原代码，可以大大减少设计重复和纠错的次数和时间。但对于小型设计，往往不需要先模拟原始VHDL代码，即使做了，意义也不大。因为对于小设计来说，全面优化和配置需要的时间很少，而全面优化之后，你往往会发现，为了达到性能目标，你将需要修改你的设计。在这种情况下，用户提前花时间在原代码模拟上是没有意义的，因为一旦改变设计，就必须重新进行模拟。
4.利用VHDL综合优化软件对原VHDL代码进行综合优化。选择目标器件，输入约束条件后，VHDL综合优化软件工具会对VHDL原代码进行处理，生成优化后的网络表，进行粗略的时序仿真。综合优化软件工具的一般处理流程如下:首先，检测语法和语义错误；然后经过综合处理，对于CPLD器件会得到一组特定工艺的逻辑方程组，对于FPGA器件会得到一个特定工艺的网表。最后进行优化。CPLD的优化通常包括将逻辑简化到最小的乘积项和，以及减少任何给定表达式所需的逻辑块输入数量。这些等式由设备进一步优化以实现资源分配。FPGA的优化通常需要用乘积项的和来表示逻辑。可以基于设备特定的资源和驱动优化目标的指导来分解方程系统。分解的因素可用于评估实现的有效性，其标准可用于决定是否不同地分解其他程序系统或保留现有因素。Criterion通常是指共享同一因子的能力，即可以临时存储，以便与任何新生成的因子进行比较。
5.配置。综合优化后得到的优化网络表放在前面选择的CPLD或FPGA目标器件中。这个过程称为配置。优化中