尚华180纳米工艺金属线尺寸
为了掌握无线火灾监控系统的核心技术，建立具有自主知识产权的软硬件平台，推动我国无线火灾监控系统的发展，有必要开发一种用于无线火灾监控系统的微处理器。本文完成了火灾探测系统专用微控制器芯片的物理设计。
1 SW-A芯片的架构
SW-A芯片是基于ARM Cortex-M0的无线火灾探测系统专用数模混合控制器芯片。总线采用AMBA AHB和APB双总线架构，工作频率最高可达50 MHz，支持多级内部分频，待机状态下也能以极低频率运行。内置8通道ADC，高采样率12位，可直接对8个传感器(如温度传感器、烟雾传感器、光强传感器等)的信号进行采样、转换和保存。)最多反过来。检测主程序可以任意读取目标传感器对应的采样数据进行处理，判断是否有火灾发生。
内置18 KBSRAM可灵活切换用作FLASH和RAM，满足火灾监控和存储简单处理程序的要求。支持ISP(在系统编程)操作和IAP(在应用编程)操作，不仅方便火灾监控主程序的更新升级，也方便软件编程优化。接口包括工业标准UART接口、SSI通信接口(支持SPI、MicroWire和SSI协议)、三组(6通道)PWM。丰富的接口和功能模块使得这款芯片在功能扩展方面潜力巨大。
2 SW-A芯片的物理设计
2.1物理设计流程
SW-A芯片的物理设计是借助Synopsys的EDA工具IC编译器进行的，采用了IC编译器的典型设计流程。基于台积电)180纳米CMOS工艺。在物理设计准备就绪(设计逻辑库、设置物理库、设置TLU-Plus相关文件、设置读入门级网表和标准延迟约束)之后，可以开始物理设计，并且可以依次完成设计规划、布局、时钟树合成、布线和芯片完成。
2.2设计规划
设计规划是芯片物理设计中非常重要的一步。它主要包括平面图和动力装置。
通常，在布局开始之前，设计师往往需要花大量的时间在平面布置图和动力平面图上。设计方案的好坏直接决定了芯片的功耗、标准单元的拥塞、时序的收敛、电源的稳定等。因此，设计规划是整个物理设计过程中最重复和最手工的步骤。
平面布置图应完成IO布置、焊盘布局、宏(包括模拟模块、存储单元等。)定位和芯片形状，拥塞和区域设置。作为面向用户的控制芯片，IO的布局必须综合考虑用户的需求和设计要求，不同功能焊盘的纵横尺寸也不同。本文将垂直和水平方向尺寸都较大的焊盘放在芯片的南北两侧，将一个方向尺寸较小的焊盘放在芯片的东西两侧，尺寸较大的焊盘面向南北(见图2(a))。与在芯片周围的两个方向上放置大尺寸的焊盘相比(见图2(b))，这种设计非常有效地减小了芯片的面积。
需要在该芯片中定位宏包括SRAM、ROM、ADC和ANALOG_TOP。在本文中，考虑到它们与IO的关系，它们位于芯片周围，这样可以在芯片中预留一个空白区域来放置标准单元。为了保证宏、焊盘和标准单元之间的互连线，每个宏的周围只有一个空白区域，任何情况下都不允许在这个区域放置标准单元。具体命令如下:
在该芯片中，在放置标准单元和宏的核心区域和用于放置电源环和互连线的焊盘之间设计了40微米的保留区域。为了防止标准单元重叠，该命令可以确保标准单元只能放置在高度大于10μ m的通道中..芯片布局设置完成后，命令creat_fp_placement可用于预布局。该芯片采用台积电180纳米工艺设计生产。要求工作电压为1.8 V，可容忍的最大电压波动为10%。因此，在规划电源时，本文综合考虑了芯片的电源需求、互连线引起的IR-Drop以及电源网络面积小等因素，设计了两个电源环。通过对分析电源网络的分析，本设计的最大压降为29.7 mV。图3(a)显示了芯片的设计方案，图3(b)显示了芯片的压降分布。
2.3布局
布局是芯片物理设计成败的关键。布局的主要任务是完成设计中标准单元的布局和修复设置时间。在正式开始布局之前，需要使用check_physical_design命令检查布局准备是否完成，并且必须保证所有硬宏和IO的位置固定；设计中的所有逻辑引脚与物理引脚一一对应；所有逻辑单元都有相应的物理单元；设计中所有单元的尺寸都是固定的。为了便于互连布线，在放置标准单元之前，可以将芯片中的特定区域设置为位置限制区域。ICC工具有各种限制，比如禁止在粗糙布局中放置标准单元，只允许在布局优化中放置标准单元，只允许布线等。在本设计中，设置了几个布局限制区域，以便于ADC、ANALOG_TOP和IO之间的连接(见图4(a))。
布局准备就绪后，可以使用命令place_opt创建带有附加约束的布局。该命令执行粗略布局、高扇出网络综合和物理优化，直到合法化。通过前三步确定单元的位置(见图4(b))，通过合法化最终将标准单元放置在计算的位置。本文中物理设计的具体命令如下:
需要工具来修复除关键时钟路径之外的其他区域，这需要高度的努力。通过选项“-拥塞”控制工具尽可能降低芯片的拥塞程度，方便后续布线，通过选项“-power-er”控制工具优化泄漏功耗、动态功耗和低功耗布局。
版图完成后，芯片的面积利用率如表1所示，拥挤度在0.625-0.875之间。拥塞程度适中，不会因为芯片利用率低而浪费芯片面积，因为过度拥塞导致后续设计困难甚至重新设计。
2.4时钟树合成
时钟树综合的主要任务之一是将时钟偏差控制在可接受的范围内，保证芯片的高效无错运行。该芯片的时钟树综合策略如下:clock-cts、clock-psyn和clock-route。时钟树的逻辑综合阶段只完成两个任务:通过计算每个时钟路径上的延迟，得到要插入的缓冲器(反相器)的位置和大小(由-only_cts命令选项控制)；由于时钟网络的功耗占总功耗的比例非常大，所以在时钟树综合时必须进行功耗优化(-power)，这个阶段不进行布线。具体命令如下:
在时钟树的物理综合阶段，将插入的缓冲器放置在准确的位置，提取RC，参考延迟约束文件(SDC)检查时钟网络的最大插入延迟、最小插入延迟、最大时钟偏差和最大转换时间，修复设计中的hold违例。为了方便非时钟网络的布线，此时需要增加-ar-ea_recovery选项，以减少布线面积，现阶段功耗仍然是优化的。在完成时钟树布线时，本文使用arnoldi模型精确计算时钟树的延迟，并使用15循环迭代法进行时钟布线。表2显示了该设计在时钟合成之前的时序。显然，有许多关键路径和许多设置时间冲突。时钟树合成完成后，检查时钟，没有发现时钟违规，说明时钟树合成完成。
2.5布线和芯片完成
在本文中，路由及其优化是分开进行的。首先，在初始布线阶段完成全局布线、细节布线和搜索与校正。修复)，然后用拓扑算法优化布线，同时优化电流泄漏功耗。为了防止天线效应的发生，芯片被设计成在完成阶段修复天线效应。此时，芯片中仍有空白区域，需要填充filer以满足DRC的要求。图5显示了芯片的物理设计布局，表3显示了芯片的面积和功耗。可以看出总面积为2 794 371.012 703 μm2，总功耗为11.635 4 mW。经过仿真，证明该芯片在50 MHz的时钟频率下正常工作，达到了设计要求，证明了设计的正确性和有效性。
3结论
本文基于台积电180 nm工艺，完成了一款用于无线火灾监控系统的微处理器芯片的物理设计。通过不同的策略完成芯片的版图、布局、时钟树综合和布线，得到芯片的版图、面积和功耗的报告。经过物理设计，芯片的各项设计指标都达到了设计要求，证明了芯片物理设计的正确性。