什么是软IP核？

IP核是指在专用集成电路(ASIC)或可编程逻辑器件(FPGA)中使用的逻辑块或数据块。数字电路中一些常用但复杂的功能块，如FIR滤波器、SDRAM控制器、PCI接口等。，被设计成参数可修改的模块，以便其他用户可以直接调用这些模块，从而大大减轻工程师的负担，避免重复劳动。随着CPLD/FPGA规模和复杂度的不断增加，使用IP核是一种发展趋势。理想情况下，知识产权核心应该完全易于操作——也就是说，它很容易插入任何供应商的技术或设计方法。通用异步收发器(UARTs)、中央处理器(CPU)、以太网控制器和PCI接口(外设部件扩展接口)都是知识产权核心的具体例子。

知识产权的核心分为三类:硬核、核芯和软芯。硬件中心是知识产权概念的具体体现。这些有利于即插即用的应用，并且比其他两种类型的内核更不便携和灵活。像硬核一样，内核(有时称为半硬核)可以携带大量的配置数据，并可以配置许多不同的应用程序。三者中最灵活的是软核，它存在于任何网络列表(逻辑门位和互连集成电路的列表)或硬件描述语言(HDL)代码中。

目前，很多组织，如免费IP项目和开放核心，已经联手推动IP核心的共享。

HDL(硬件描述语言)的发展为复杂电子系统的设计提供了建立各种硬件模型的工作介质。它具有很强的描述和抽象能力，给硬件电路尤其是半定制大规模集成电路的设计带来了巨大的变革。目前，已经成为IEEE STD1076标准的VHDL、IEEE STD 1364标准的Verilog HDL和Altera公司的企业标准AHDL被广泛使用。

由于HDL的发展和标准化，世界上出现了一批使用HDL设计集成电路各种功能模块的公司。它的任务是用HDL按照通用或专用功能描述集成电路的功能和结构，经过不同层次的验证后形成不同层次的IP核模块，供芯片设计者组装或集成。

IP(Intellectual Property)内核模块是具有某种功能的集成电路、器件或元件，是预先设计好的，甚至是经过验证的。它有几种不同的形式。IP核模块有三个层次的设计:行为、结构和物理，对应三个层次:主要描述功能行为的“软IP核”，完成结构描述的“硬IP核”，基于物理描述并经过流程验证的“硬IP核”。这相当于集成电路(器件或元件)的毛坯、半成品、成品的设计技术。

软IP内核通常以一些HDL文本的形式提交给用户，经过了行为设计优化和功能验证，但并不包含任何具体的物理信息。基于此，用户可以综合正确的门级网表，设计后续结构，具有最大的灵活性。借助EDA综合工具，它们可以很容易地与其他外部逻辑电路集成，并根据各种半导体工艺设计具有不同性能的器件。可商业化的软IP核一般电路结构的总门电路数在5000门以上。但如果后续设计不当，可能会导致整个结果的失败。软IP内核也称为虚拟设备。

硬IP内核是基于某种半导体工艺的物理设计，具有固定的拓扑结构和特定的工艺，经过工艺验证，具有性能保证。它为用户提供了电路物理结构版图的形式和一整套工艺文件，是一整套可以立即使用的技术。

固定IP核的设计深度介于软IP核和硬IP核之间。除了硬IP核的所有设计，还完成了门级综合、时序仿真等设计环节。一般以门级网表的形式提交给用户。

TI、飞利浦、Atmel等厂商获得Intel授权，使用其MCS51 IP内核模块开发与Intel MCS51兼容的个人单片机。

常用的IP内核模块包括各种CPU(32/64位CISC/RISC CPU或8/16位微控制器/单片机，如8051等。)、32/64位DSP(如320C30)、DRAM、SRAM、EEPROM、Flashmemory、A/D、D/D，丰富的IP内核模块库为快速设计asic和单片系统、尽快占领市场提供了基础保障。